时钟域就是时钟信号的“势力范围“，一个时钟域里只能存在一个时钟信号，但是一个时钟信号最多可以对应两个时钟域，当其上升沿和下降沿分别都被一部分资源敏感的时候，而被时钟域所瓜分的资源，就是具有存储功能的各个单元，其中最典型的就是寄存器，要想判断一个寄存器是属于哪一个时钟域的，只要看它的时钟输入端口接的是哪个时钟信号以及敏感哪个边沿即可，时钟信号直接掌控着属于其时钟域内的寄存器们，同时也间接地掌控着一些组合逻辑资源，因为FPGA内部组合逻辑的输入往往是寄存器的输出。
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